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• 010 __ |a 978-7-121-26124-4 |d CNY49.00

• 099 __ |a CAL 012015100521

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• 101 1_ |a chi |c eng

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• 200 1_ |a Verilog HDL数字设计与综合 |A Verilog HDL shu zi she ji yu zong he |e (第二版) (本科教学版) |d = Verilog HDL : a guide to digital design and synthesis |f (美) Samir Palnitkar著 |g 夏宇闻, 胡燕祥, 刁岚松等译 |z eng

• 210 __ |a 北京 |c 电子工业出版社 |d 2015

• 215 __ |a 12, 302页 |c 图 |d 26cm

• 225 2_ |a 国外电子与通信教材系列 |A guo wai dian zi yu tong xin jiao cai xi lie

• 305 __ |a 据原著第2版译出。

• 306 __ |a 本书中文简体字版专有出版权由Peason Education (培生教育出版集团)授予电子工业出版社。

• 314 __ |a 责任者规译姓: 帕尔尼卡, 取自在版编目。

• 320 __ |a 有书目

• 330 __ |a 本书从用户的角度全面阐述了Verilog HDL语言的重要细节和基本设计方法，并详细介绍了Verilog 2001版的主要改进部分。本书重点关注如何应用Verilog语言进行数字电路和系统的设计和验证，而不仅仅讲解语法。全书从基本概念讲起，并逐渐过渡到编程语言接口以及逻辑综合等高级主题。书中的内容全部符合Verilog HDL IEEE 1364-2001标准。

• 333 __ |a 适合电子、计算机、自动控制等专业的学习数字电路设计的大学本科高年级学生阅读，也适合数字系统设计工程师和已具有多年Verilog设计工作经验的资深工程师参考

• 410 _0 |1 2001 |a 国外电子与通信教材系列

• 500 10 |a Verilog HDL : a guide to digital design and synthesis |A Verilog Hdl : A Guide To Digital Design And Synthesis |m Chinese

• 606 0_ |a VHDL语言 |A VHDL yu yan |x 程序设计

• 690 __ |a TP312VH |v 5

• 701 _1 |a 帕尔尼卡 |A pa er ni ka |g (Palnitkar, Samir) |4 著

• 702 _0 |a 夏宇闻 |A xia yu wen |4 译

• 702 _0 |a 胡燕祥 |A hu yan xiang |4 译

• 702 _0 |a 刁岚松 |A diao lan song |4 译

• 801 _0 |a CN |b NJU |c 20150909

• 905 __ |a AUSTL |d TP312VH/P285